FinFET靠边站 | 探秘3纳米及以下工艺技术

见证制程工艺创新被推向极致

5纳米之后 3纳米之前

有些技术注定穷途末路

而另一些则被重新加持

与非网探秘最高制程工艺技术

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随着芯片工艺尺寸的不断降低，各种新技术、问题和不确定性随之而生。

当代工厂的优胜者们开始将他们5纳米工艺推进到量产阶段，并着手 3 纳米技术的研发时，在于一旁看的眼花缭乱的吃瓜群众们的心中，一个最大的疑问油然而生：3 纳米以后会发生什么？

现在，台积电在 2 纳米工艺上的工作正在有序开展，但是面挑战众多。分析师表示，由于种种技术问题和突如其来的新冠病毒大流行，台积电将其 3 纳米工艺的生产技术推迟。很显然，COVID-19 减缓了头部代工厂们气势如虹的发展势头。

放眼未来，IC 销售的放缓可能会拖累 3 纳米及以下节点工艺路线图的进展。但是至少现在，半导体产业的发展并没有多大的阻力。

同时，代工厂们依然在开发 3 纳米和 2 纳米技术，按照目前路线图，将分别于 2022 年和 2024 年正式投产。1 纳米及以下工艺也在进行。

图源 | Games Nexus

从 3 纳米开始，业界希望可以从当前的 FinFET 晶体管转换到环绕式闸极 FET 上。在 2 纳米（或许更小工艺尺寸）工艺下，业界正在研究当前最新版本的环绕式全栅 FET。

在这些工艺节点上，芯片制造商们可能会需要新设备的支持，比如下一代超紫外线光刻技术（EUV）。另外，新的沉积、蚀刻和检测 / 度量技术的研发工作也在同步进行中。

费用方面，IBS数据显示，3 纳米芯片的设计成本为 6.5 亿美元，而 5 纳米器件的设计成本为 4.363 亿美元，7 纳米芯片的设计成本为 2.223 亿美元。至于 3 纳米往下，现在还很难预测。

当然，并非所有的设计都需要这么高级的制造工艺。实际上，先进工艺芯片设计成本的上升正在倒逼业界许多设计人员探索其它选项，比如先进封装技术。

本文将探索 3 纳米及以下工艺节点所涉及的下一代晶体管、晶圆厂工具、材料、封装和光子学等领域的先进技术。

新型晶体管和材料

晶体管是芯片的关键构建模块之一，它用于在器件中提供开关功能。数十年来，市场上最先进的芯片一直是基于平面晶体管工艺的器件。

当制造工艺下探到 20 纳米时，平面晶体管工艺触碰到了天花板。为了继续前进，英特尔于 2011 年开始在其 22 纳米工艺上转向 FinFET，之后代工厂纷纷在 16/14 纳米的关口转向 FinFET。在 FinFET 中，电流的控制是通过在‘鳍’三个侧面每个侧面中加一个栅极来实现的。

但是，当鳍片的宽度下降到 5 纳米时，FinFET 就难以为继，可能会在 3 纳米左右时失效。因此，代工厂希望在 2022 年迁移到称为纳米片 FET 的下一代晶体管上——全栅 FET。

纳米片 FET 是 FinFET 的升级。它一面是 FinFET，四周环绕着包裹着它的栅极。纳米片 FET 将在 3 纳米工艺上服役，而且可能会继续延伸至 2nm 或以下节点中。

图源 | Applied Materials

除了纳米片 FET，还有一些属于“全栅”类的其它技术选项。比如，Imec 正在开发用于 2 纳米工艺的 Forksheet FET。在 Forksheet FET 中，nFET 和 pFET 都集成在同一个结构中，通过介电壁将 nFET 和 pFET 分开。这种方式与现在的全栅 FET 不同，因为现有全栅 FET 的 nFET 和 pFET 使用不同的器件。

Forksheet FET 可以实现更紧密的 n 到 p 间距，并缩小面积。Imec 的 2 纳米 Forksheet 接触栅间距（CPP）为 42 纳米，金属间距为 16 纳米。相比之下，纳米片的 CPP 为 45 纳米，金属间距为 30 纳米。

还有一类全栅式技术叫互补性 FET（CFET），它也是面向 2 纳米及以下工艺节点的备选方案。CFET 由两个单独的纳米线 FET（p 型和 n 型）组成，其中，p 型纳米线 FET 堆叠在 n 型纳米线 FET 的顶部。

Imec 的董事 Julien Ryckaert 在最近的一篇论文中表示，“CFET 的概念是将 nFET'折叠'在 pFET 器件上，这消除了 n-p 分离的瓶颈，并因此将单元有效面积减小了两倍。”

2 纳米 /1 纳米芯片的制造带来了许多新问题，而且，在各种不同阶段都需要新的技术和设备。这些需求在制造过程中使用的薄膜上面非常明显。

Brewer Science 公司技术研究员 James Lamb 说：“当开始旋转涂盖沉积厚度小于 5 纳米的层时，会容易受到表面能的细微变化的影响。这种细微变化可能来自于基材。因此，需要在湿化、被涂基材表面和涂盖材料上都做到完美无误，确保没有任何缺陷。”

再换一个角度来看，一个 1 纳米的膜的厚度为 5 到 8 个原子的厚度。这些膜的厚度大部分介于 30-40 个原子厚度范围内。

Lamb 说：“将被涂表面放下、湿化，并使材料粘附到该表面上是一个很大的挑战。这里的关键因素是材料的清洁度。如果基材上有任何变化，那么将会出现厚度异常或局部的厚度变化。”

新型 EUV 扫描仪

光刻技术是在芯片上构图微细特征的技术，有助于实现芯片工艺尺寸的缩减。在 3 纳米及以下的工艺中，芯片制造商可能将需要一种被称为高数值孔径 EUV（high-NA EUV）的技术。

当前 EUV 技术的下一代即上述高数值孔径 EUV 技术仍然在研发阶段。它直接面向 3 纳米及以下工艺，预计将于 2023 年问世，这种庞大的工具既复杂又昂贵。

5 纳米及以下正是 EUV 的用武之地。EUV 可以帮助芯片制造商在 7 纳米及以下的工艺中图案化最难做的特征。

虽然EUV 技术很难开发。不过，ASML现在正在交付其最新的 EUV 扫描仪。该系统使用 13.5 纳米波长和 0.33 数值孔径透镜，可以实现 13 纳米的分辨率，每小时处理 170 个晶圆。

图源 | AnandTech

芯片制造商正在在 7 纳米工艺中使用基于 EUV 的单一构图方法构图微小的特征。单图案 EUV 可以处理的间距可以下探到大约 30-28 纳米。除此之外，芯片制造商还需要 EUV 双图案化。

如果能够证明具备成本效益，那么，在 5/3 纳米及以下，双重图案化 EUV 依然是一个可选的选项。但是，为了获取更大的投资回报，芯片制造商希望使用高数值孔径的 EUV，这样他们就可以继续使用更加简单的单构图方案。

但是，高数值孔径 EUV 扫描仪非常复杂。该系统的分辨率低至 8 纳米，同时配备 0.55 数值孔径的透镜。这样高的数值孔径意味着需要使用变形镜头，而不是传统的镜头设计。在扫描模式下，该变形镜头支持 8 倍放大，同时在另一个方向上支持 4 倍放大。这样便将面积缩小了一半。

因此，在某些情况下，芯片制造商会在两个不同的掩模上处理芯片。然后，将掩模结合在一起并印刷在晶片上，同样的，这也是一个复杂的过程。

除此之外，还有一些其它的问题。比如现在没有可用于高数值孔径的抗蚀剂。幸运的是，现有的 EUV 掩模工具足以用于 3 纳米工艺。

总的来说，要实现高数值孔径还需要解决数项挑战。Stifel Nicolaus 分析师表示：“高数值孔径的 EUV 尚需数年才能实现。ASML 可能会在 2021 年开始提供 beta 系统。但是，正如半导体行业应用 EUV 的历程所告诉我们的那样，beta 系统并不意味着大批量生产就在眼前。”

分子级处理

图源 | nanomanufacturing.nl

芯片都是使用各种原子级处理工具生产。有一种叫原子层沉积（ALD）的技术，一次沉积一层材料。

和 ALD 相关的还有原子层蚀刻（ALE）技术，它可以在原子级别上清除掉目标材料。ALD 和 ALE 技术均可以用于逻辑器件和内存器件。

半导体业目前还在为 3 纳米以下的节点开发更先进的 ALD 和 ALE 技术。比如区域选择性沉积，一种先进的自对准构图技术。选择性沉积结合新型化学手段与原子层沉积或分子层沉积工具，可以在精确的位置上沉积材料和薄膜。

选择性沉积可以减少光刻和蚀刻步骤，不过，由于存在一系列挑战，目前该技术仍处于研发阶段。

即将出现的另一项技术是分子层蚀刻（MLE）。 原子层蚀刻早在 1990 年代就诞生了，它是基于等离子体的，但是由于涉及到各向同性原子层蚀刻的无机材料已经有了长足的进步，所以今天发展了更先进的分子层蚀刻，以利用有机 / 无机杂化材料。

对于在低个位数纳米节点上开发的芯片，器件选择性增长和去除特定材料都是问题。因此，可以通过某种蚀刻技术消除出现在芯片中的异常现象，但是在这么小的几何尺寸上，晶圆上残留的任何材料都有可能引起其他问题，比如掩膜孔洞堵塞。

业界一直将嵌段共聚物（block copolymers）视为生产这些紧密图案化表面的一种方式。当采用嵌段共聚物方法时，会得到非常漂亮的线条，但是它们很粗糙。这种方案的探索依赖于原子层沉积前驱体。

过去，因为无机材料比有机材料更致密、更薄，所以几乎所有的商业努力都集中在无机材料上。但是现在，随着越来越多的有机材料进入到制造工艺中，事情变得越来越复杂。

工艺控制上的挑战

检测和度量也很重要。检测是指使用各种系统查找芯片中的缺陷，而度量则是一种测量结构的艺术。

检测手段分为两类：光学和电子束。光学检测工具速度很快，但是在分辨率上存在一些限制。电子束检测系统分辨率更高，但是速度较慢。

因此，为了结合两者优点，业界一直在开发多光束 / 电子束检测系统，从理论上讲，可以较高的速度实现较高的分辨率，从而找到最难发现的缺陷。

图源 | ASML官网

ASML已开发了带 9 个光束的电子束检查工具。但是，芯片制造商希望使用具有更多光束的工具来加快检测过程。

度量技术也面临一些挑战。如今，芯片制造商使用各种系统来测量芯片内的结构，例如微距量测扫描式电子显微镜（CD-SEM）、光学关键尺寸测量（OCD）。CD-SEM 进行的是自上而下的测量，而 OCD 系统则使用偏振光来表征结构。

十年前，许多人认为 CD-SEM 和 OCD 技术会走上绝路，因此，半导体设备行业加快了几种新型度量技术的开发，其中包括称为临界尺寸小角 X 射线散射（CD-SAXS）的 X 射线计量技术。CD-SAXS 使用小光束尺寸的可变角度透射散射，来提供测量结果。X 射线的波长小于 0.1 纳米。

多年来，一些组织已经证明了 CD-SAXS 的良好前景。但是，在某些情况下，X 射线是由研发机构中的大型同步加速器存储环产生的，并没有走到实用化阶段。

显然，对于晶圆厂来说，这些探索都不切实际。晶圆厂需要的 CD-SAXS 工具要使用小巧的 X 射线源。目前有几家公司出售 CD-SAXS 工具，主要用于研发而非生产。英特尔、三星、台积电和其他公司的实验室中都有 CD-SAXS 工具。

面向晶圆厂的 CD-SAXS 工具的问题在于 X 射线源功率有限且速度慢，这会影响吞吐能力。“CD-SAXS 为您提供了芯片内部的惊人轮廓。因为它能穿透基材，所以可以看到不同材料层。” VLSI Research 首席执行官 Dan Hutcheson 说道。“这是一种类似于光学散射法的散射技术，但是它现在的速度很慢。”

除了吞吐能力，成本也是一个问题。“和单纯的光学设备相比，它的价格可能要贵 5 倍或 10 倍。” VLSI Research 总裁 Risto Puhakka 表示。

因此，在一段时间内，至少在逻辑器件上，芯片制造商可能不会将 CD-SAXS 部署在其在线监测工艺中。Puhakka 说：“我们预测，CD-SAXS 在逻辑器件上的商用还需要五年。”

封装技术的演变

‍图源 | venturebeat.com

IC 工艺尺寸的缩减是推升芯片性能的传统方法，它是在更低的工艺尺寸上实现相同的芯片功能，然后将功能模块封装到单片式的芯片中。

但是，如前所述，先进工艺节点上的芯片设计成本对很多公司都越来越无法承受，而且每一代提供的性能和功耗优势在不断缩小。

“从经济性的角度来看，现在还剩下多少公司可以负担得起先进工艺的价格？这样的公司越来越少了。”联华电子业务管理副总裁 Walter Ng 说。

虽然更先进的工艺仍然是催生新设计的强大手段，但是越来越多的公司却转向了先进封装的性能提升路线。其中，小芯片（Chiplets）是异构集成的另一种形式。

先进封装提升芯片性能正变得可行。比如，在芯片面积至关重要的应用（特别是 AI 应用）中，芯片速度取决于高度冗余的处理元件和加速器阵列，而新工艺能提供的最大好处体现在体系架构的改变和软硬件协同设计上。

对于一个信号而言，从一颗大芯片一端传输到另一端所需的时间，要比使用高速接口垂直传输到另一个裸片上花费的时间更长。

正是基于这种原理，封装公司和代工厂正在改善器件之间的链接性能，并提高封装本身的密度，以进一步提高封装芯片的速度。

台积电通过将小芯片嵌入在前端（FEOL）实现了性能提升。它还计划在 SoIC 中使用先进的混合键合技术。

台积电的方案比使用当下正在使用的硅基内插器连接芯片还要快得多。不过，硅基内插器可以在封装内和封装之间传导光子，从而扩大了它的使用范围。

ASE 副总裁 Rich Rice 说：“现在东西向传输的光纤，已看不到底板，传输并不经过模块的转接，而是直接到达服务器，最后到达交换机。光纤仍然有很大的发展空间，业界的公司正在尝试最新的技术，这将加速光子学的应用。未来的服务器间光纤传输将会具有更多的带宽，而且会出现更多高容量的解决方案，同时它也会变得更便宜。”

和铜线相比，光发送信号所消耗的功率更低。Rice 说：“这将是未来芯片间传输的一种方向，已经有一些公司在研究可传输光信号的内插器。届时，和芯片本身的接口只需要解决将光信号输入到封装侧的问题。”

当然，在芯片中使用光信号比说起来要难多了。光信号将随着芯片的温升而产生漂移，因此需要校准滤波器以解决漂移问题。另外，波导结构的粗糙也会中断光的传输。不过，光信号集成封装的研发已经上路，并非遥不可及。

先进封装技术还具备其它优势。比如，可以在任何理想的工艺节点上开发模拟电路，而且已经设计出来的模拟电路可以重复使用，而不用担心需要缩小模拟芯片的尺寸。

另外，功率半导体器件的封装技术也取得了长足进步。比如，在碳化硅上，供应商实现了将基于碳化硅的 MOSFET 和其它组件集成进单个功率模块中。和硅相比，碳化硅的击穿电场更高，热导率也更高。

写在最后

向 3 纳米的迁移必将发生，只是可能比预期的时间更长而已。这个结论同样适用于 2 纳米。

再往下，目前还说不清楚 1 纳米时会发生什么。可能必须使用 CFET，此外，芯片工艺尺寸的缩减可能就此止步，或者只有很小一部分超高性能、高度专用的芯片或者需要极高密度的小芯片才会用到更先进的工艺。

但是，在短期内，由于没有一种技术可以满足所有应用的需求，所以很多技术都有其发展的空间。